एमएलसीसी पावर इंटीग्रिटी पीआई विशेष डिजाइन श्वेत पत्र पीडीएन प्रतिबाधा लक्ष्य डिकॉउलिंग कैपेसिटेंस गणना फुल-बैंड फ़िल्टरिंग हाई-स्पीड सिस्टम पावर डिजाइन

एमएलसीसी पावर इंटीग्रिटी (पीआई) विशेष डिजाइन श्वेत पत्र: पीडीएन प्रतिबाधा लक्ष्य, डिकॉउलिंग कैपेसिटेंस गणना, फुल-बैंड फ़िल्टरिंग और हाई-स्पीड सिस्टम पावर डिजाइन

कंपनी: डोंगगुआन मुसेन लैडुन इलेक्ट्रॉनिक टेक्नोलॉजी कंपनी लिमिटेड

पावर इंटीग्रिटी पीआई, पीडीएन पावर डिस्ट्रीब्यूशन नेटवर्क, लक्ष्य प्रतिबाधा विधि, डीकपलिंग कैपेसिटर गणना, एमएलसीसी डीकपलिंग डिजाइन, हाई-स्पीड पावर डिजाइन

म्यू सेन परिचय

जैसे ही सेमीकंडक्टर प्रक्रिया 7nm और 5nm तक आगे बढ़ती है, चिप ऑपरेटिंग वोल्टेज में गिरावट (0.8V से नीचे) जारी रहती है, जबकि वर्तमान उछाल (प्रति चिप सैकड़ों एम्पीयर) का संचालन होता है, और स्विचिंग आवृत्ति GHz स्तर से अधिक हो जाती है। यह पावर इंटीग्रिटी (पीआई) को हाई-स्पीड इलेक्ट्रॉनिक सिस्टम डिज़ाइन में सबसे चुनौतीपूर्ण मुद्दों में से एक बनाता है, जो सीधे सिस्टम स्थिरता, विश्वसनीयता और प्रदर्शन सीमाओं का निर्धारण करता है।

विद्युत वितरण नेटवर्क (पीडीएन) में मुख्य डिकॉउलिंग घटक के रूप में, एमएलसीसी चिप्स को तात्कालिक करंट प्रदान करने, बिजली के शोर को दबाने और स्थिर वोल्टेज बनाए रखने में महत्वपूर्ण भूमिका निभाता है। एक अच्छी तरह से डिज़ाइन की गई पीडीएन प्रणाली का 90% से अधिक प्रदर्शन एमएलसीसी चयन, मात्रा, लेआउट और रूटिंग पर निर्भर करता है। हाई-स्पीड सिस्टम में कई समस्याएं जैसे सिग्नल जिटर, बिट त्रुटियां, क्रैश, और अनुचित एमएलसीसी डिकॉउलिंग डिज़ाइन में ईएमआई गैर-अनुपालन रूट।

यह आलेख व्यवस्थित रूप से कोर पीआई सिद्धांतों, पीडीएन प्रतिबाधा लक्ष्य निर्धारण विधियों, सटीक डिकॉउलिंग कैपेसिटर गणना मॉडल, एमएलसीसी डिकॉउलिंग डिजाइन सिद्धांतों, लेआउट और रूटिंग अनुकूलन तकनीकों की व्याख्या करता है। हाई-स्पीड प्रोसेसर, एफपीजीए, डीडीआर मेमोरी के व्यावहारिक मामलों के साथ संयुक्त, यह इंजीनियरों को कम-प्रतिबाधा, उच्च-स्थिरता पीडीएन बनाने में मदद करने के लिए कार्रवाई योग्य पीआई डिजाइन प्रवाह और विनिर्देश प्रदान करता है।

1. मूल पीआई सिद्धांत और पीडीएन वास्तुकला

1.1 शक्ति अखंडता की परिभाषा और महत्व

पावर इंटीग्रिटी गतिशील लोड परिवर्तनों के तहत निर्दिष्ट सीमा के भीतर चिप पावर पिन वोल्टेज को बनाए रखने के लिए पावर सिस्टम की क्षमता को संदर्भित करती है। आदर्श रूप से, चिप पावर पिन वोल्टेज स्थिर डीसी वोल्टेज है। व्यवहार में, पीडीएन प्रतिबाधा के कारण, चिप्स से तीव्र वर्तमान परिवर्तन के कारण वोल्टेज में गिरावट और उतार-चढ़ाव (पावर शोर) होता है।

बिजली शोर के खतरे:

• चिप टाइमिंग त्रुटियों, बिट त्रुटियों, क्रैश और पुनरारंभ का कारण बनता है
• चिप संचालन आवृत्ति कम करें और सिस्टम प्रदर्शन सीमित करें
• चिप बिजली की खपत और हीटिंग बढ़ाएँ
• विद्युत चुम्बकीय विकिरण उत्पन्न करने से ईएमआई का अनुपालन नहीं हो पाता है
• चिप की उम्र बढ़ने में तेजी लाएं और सिस्टम का जीवनकाल कम करें

1.2 पीडीएन संरचना

पावर मॉड्यूल से चिप पावर पिन तक एक संपूर्ण पीडीएन प्रणाली में शामिल हैं:

• वोल्टेज रेगुलेटर मॉड्यूल (वीआरएम): इनपुट वोल्टेज को चिप ऑपरेटिंग वोल्टेज में परिवर्तित करता है, स्थिर डीसी करंट प्रदान करता है
• उच्च क्षमता वाले ऊर्जा भंडारण कैपेसिटर: इलेक्ट्रोलाइटिक/टैंटलम कैपेसिटर, कम-आवृत्ति तरंग को फ़िल्टर करते हैं, मिलीसेकंड-स्तर की तात्कालिक धारा प्रदान करते हैं
• मध्यम-क्षमता डिकॉउलिंग कैपेसिटर: एमएलसीसी, मध्य-आवृत्ति शोर को फ़िल्टर करता है, माइक्रोसेकंड-स्तर तात्कालिक वर्तमान प्रदान करता है
• छोटी-क्षमता वाले उच्च-आवृत्ति डिकॉउलिंग कैपेसिटर: छोटे-पैकेज एमएलसीसी, उच्च-आवृत्ति शोर को फ़िल्टर करते हैं, नैनोसेकंड-स्तर की तात्कालिक धारा प्रदान करते हैं
• पीसीबी पावर और ग्राउंड प्लेन: वर्तमान ट्रांसमिशन के लिए कम-प्रतिबाधा पथ बनाते हैं
• चिप पैकेज और पैड: पीसीबी और आंतरिक चिप पावर नेटवर्क को कनेक्ट करें

1.3 पीडीएन प्रतिबाधा एवं आवृत्ति प्रतिक्रिया

पीडीएन प्रतिबाधा आवृत्ति का एक कार्य है, जो प्रत्येक बैंड में विभिन्न घटकों पर हावी है:

• कम आवृत्ति (DC~10kHz): वीआरएम आउटपुट प्रतिबाधा
• मध्य-आवृत्ति (10kHz~1MHz): उच्च क्षमता वाले ऊर्जा भंडारण कैपेसिटर
• उच्च-आवृत्ति (1 मेगाहर्ट्ज ~ 100 मेगाहर्ट्ज): एमएलसीसी डिकॉउलिंग कैपेसिटर
• अल्ट्रा-हाई-फ़्रीक्वेंसी (>100 मेगाहर्ट्ज): पीसीबी पावर/ग्राउंड प्लेन प्रतिबाधा + चिप पैकेज प्रतिबाधा

कोर पीआई लक्ष्य: पूर्ण चिप ऑपरेटिंग आवृत्ति रेंज में लक्ष्य प्रतिबाधा के नीचे पीडीएन प्रतिबाधा को नियंत्रित करें।

2. लक्ष्य प्रतिबाधा विधि: पीडीएन डिजाइन का स्वर्णिम नियम

2.1 लक्ष्य प्रतिबाधा की परिभाषा एवं गणना

लक्ष्य प्रतिबाधा (Z _{लक्ष्य} ) अधिकतम स्वीकार्य पीडीएन प्रतिबाधा है, जो चिप वोल्टेज, वोल्टेज सहिष्णुता और अधिकतम गतिशील धारा द्वारा निर्धारित होती है:

Z _{लक्ष्य} = (V _कोर × V _{सहनशीलता} ) / I _{अधिकतम}

• वी _कोर : चिप कोर ऑपरेटिंग वोल्टेज
• वी _{सहनशीलता} : अधिकतम स्वीकार्य वोल्टेज उतार-चढ़ाव (आमतौर पर ±5% या ±3%)
• मैं _{अधिकतम} : चिप का अधिकतम गतिशील वर्तमान परिवर्तन

2.2 विशिष्ट चिप लक्ष्य प्रतिबाधा संदर्भ

2.3 लक्ष्य प्रतिबाधा डिज़ाइन प्रवाह

1. प्रति चिप डेटाशीट में ऑपरेटिंग वोल्टेज, सहनशीलता और अधिकतम गतिशील धारा निर्धारित करें
2. लक्ष्य प्रतिबाधा Z _{लक्ष्य} की गणना करें
3. पीडीएन सिस्टम डिज़ाइन करें और कैपेसिटर संयोजन + लेआउट का चयन करें
4. पीडीएन प्रतिबाधा-आवृत्ति वक्र का अनुकरण करें
5. पूर्ण आवृत्ति रेंज में प्रतिबाधा लक्ष्य सुनिश्चित करने के लिए डिज़ाइन को अनुकूलित करें
6. प्रोटोटाइप बनाएं और शक्ति शोर और प्रतिबाधा का परीक्षण करें

3. सटीक एमएलसीसी डिकॉउलिंग गणना

3.1 एकल एमएलसीसी प्रतिबाधा मॉडल

एकल MLCC का प्रतिबाधा C, ESR, ESL द्वारा निर्धारित किया जाता है:

Z = √[ESR² + (2πfESL - 1/(2πfC))²]

एसआरएफ में, कैपेसिटिव और आगमनात्मक प्रतिक्रिया रद्द हो जाती है; न्यूनतम प्रतिबाधा Z _मिनट = ESR.

3.2 समानांतर एमएलसीसी प्रतिबाधा विशेषताएँ

• कुल धारिता: C _कुल = N × C
• कुल ईएसआर: ईएसआर _कुल = ईएसआर/एन
• कुल ईएसएल: ईएसएल _कुल ≈ ईएसएल / √एन (लेआउट-निर्भर)
• एसआरएफ: अपरिवर्तित रहता है

3.3 एमएलसीसी कैपेसिटेंस की आवृत्ति कवरेज

3.4 डिकॉउलिंग कैपेसिटर मात्रा की गणना

लक्ष्य प्रतिबाधा के आधार पर न्यूनतम मात्रा:

एन ≥ ईएसआर / जेड _{लक्ष्य}

नोट: यह सैद्धांतिक न्यूनतम है. अभ्यास में 20% ~ 30% मार्जिन जोड़ें और लेआउट/रूटिंग अतिरिक्त प्रतिबाधा को ध्यान में रखें।

4. एमएलसीसी चयन एवं लेआउट सिद्धांत

4.1 एमएलसीसी चयन नियम

• छोटे पैकेज को प्राथमिकता दें: छोटा पैकेज = कम ईएसएल = बेहतर उच्च-आवृत्ति डिकॉउलिंग (उच्च गति डिजाइन के लिए 0402 को प्राथमिकता दी जाती है)
• निम्न-ईएसआर डाइलेक्ट्रिक्स का उपयोग करें: C0G (निम्नतम) > X8R > X7R > X5R; C0G/उच्च-आवृत्ति X8R को प्राथमिकता दें
• उचित कैपेसिटेंस संयोजन: पूर्ण-बैंड कवरेज के लिए "बड़ा + मध्यम + छोटा"।
• अधिक आकार वाले कैपेसिटर से बचें: कम एसआरएफ, खराब उच्च-आवृत्ति प्रदर्शन, उच्च लागत/स्थान
• एकीकृत पैकेज: आसान लेआउट और उत्पादन के लिए एक पावर डोमेन के लिए समान पैकेज

4.2 एमएलसीसी लेआउट नियम

• पावर पिन के करीब रखें: आदर्श दूरी <0.5 मिमी
• पहले छोटे, बाद में बड़े: पिन के सबसे करीब छोटे उच्च आवृत्ति वाले कैप
• सममित लेआउट: चिप्स के चारों ओर समान रूप से वितरित करें, एक तरफ एकाग्रता से बचें
• प्रति पावर पिन कम से कम एक कैप: हाई-स्पीड चिप्स के लिए 0.1μF
• कोई साझा विअस नहीं: प्रत्येक संधारित्र की शक्ति/जमीन के लिए स्वतंत्र विअस

4.3 एमएलसीसी रूटिंग नियम

• सबसे छोटा रास्ता: ट्रेस लंबाई <1 मिमी
• सबसे चौड़े निशान: प्रतिरोध/प्रेरकत्व को कम करने के लिए चौड़ाई> 0.2 मिमी
• सीधा कनेक्शन: पावर/ग्राउंड पिन से सीधे कैप
• वाया अनुकूलन: एकाधिक समानांतर वाया, बड़ा व्यास, चिकनी दीवारें
• समकोण से बचें: ईएमआई कम करने के लिए 45° या चाप निशान का उपयोग करें

5. मल्टी-लेयर पीसीबी पावर और ग्राउंड प्लेन डिज़ाइन

5.1 पावर एवं ग्राउंड प्लेन के कार्य

• कम-प्रतिबाधा वाले वर्तमान पथ प्रदान करें
• अल्ट्रा-हाई-फ़्रीक्वेंसी डिकॉउलिंग के लिए फॉर्म प्लेनर कैपेसिटेंस
• ईएमआई को सुरक्षित रखें और विकिरण को कम करें
• सिग्नल अखंडता के लिए संदर्भ विमान प्रदान करें

5.2 स्टैक-अप डिज़ाइन नियम

• आसन्न शक्ति और जमीनी तल: अधिकतम तलीय धारिता और न्यूनतम प्रतिबाधा के लिए पतला ढांकता हुआ
• मल्टीपल पावर डोमेन: स्प्लिट गैप> 0.5 मिमी
• निरंतर ग्राउंड प्लेन: बढ़ी हुई प्रतिबाधा से बचने के लिए कोई स्लॉट या स्लॉट नहीं
• सममित स्टैक-अप: पीसीबी वॉरपेज को कम करें

5.3 समतलीय धारिता गणना

सी _{विमान} = (ε _आर × ε ₀ × ए) / डी

• ε _r : सापेक्ष ढांकता हुआ स्थिरांक (FR-4 ≈ 4.4)
• ε ₀ : वैक्यूम पारगम्यता (8.85×10 ^-12 F/m)
• ए: पावर/ग्राउंड विमानों का ओवरलैप क्षेत्र
• डी: विमानों के बीच ढांकता हुआ मोटाई

उदाहरण: 0.1 मिमी एफआर-4, 100 सेमी² क्षेत्र ≈ 3.9एनएफ, >100 मेगाहर्ट्ज शोर के लिए प्रभावी।

6. विशिष्ट पीआई डिज़ाइन मामले

7. सामान्य पीआई डिज़ाइन ग़लतफ़हमियाँ

• ग़लतफ़हमी 1: केवल कैपेसिटेंस पर ध्यान दें, ईएसआर/ईएसएल को नज़रअंदाज़ करें → सच्चाई: ईएसआर/ईएसएल उच्च-आवृत्ति प्रदर्शन पर हावी है
• ग़लतफ़हमी 2: अधिक कैपेसिटर = बेहतर → सत्य: अधिकता से लागत/स्थान बढ़ जाता है; ख़राब लेआउट प्रतिबाधा बढ़ाता है
• ग़लतफ़हमी 3: बड़े कैप छोटे कैप की जगह लेते हैं → सच्चाई: कम एसआरएफ उच्च-आवृत्ति शोर को फ़िल्टर नहीं कर सकता
• ग़लतफ़हमी 4: क्लोज़ प्लेसमेंट पर्याप्त है → सत्य: ट्रेस/प्रभाव के माध्यम से > एमएलसीसी ईएसएल
• ग़लतफ़हमी 5: मोटा तल = बेहतर → सत्य: पतला ढांकता हुआ = उच्च तलीय धारिता = कम प्रतिबाधा
• ग़लतफ़हमी 6: अनुकरण पर्याप्त है → सत्य: सत्यापन के लिए शारीरिक परीक्षण अनिवार्य है

8. पीआई डिज़ाइन चेकलिस्ट

• पर्याप्त मार्जिन के साथ सही लक्ष्य प्रतिबाधा गणना
• पूर्ण-बैंड शोर फ़िल्टरिंग के लिए उचित संधारित्र संयोजन
• छोटे-पैकेज, कम ईएसआर/ईएसएल एमएलसीसी को प्राथमिकता दें
• चिप पावर पिन के करीब डिकूपिंग कैप (ट्रेस ≤0.5 मिमी)
• प्रति पावर पिन कम से कम एक 0.1μF कैप
• चिप्स के चारों ओर संधारित्र वितरण भी
• प्रत्येक संधारित्र के लिए स्वतंत्र विअस (कोई साझाकरण नहीं)
• न्यूनतम ढांकता हुआ मोटाई के साथ आसन्न बिजली/जमीन विमान
• अनावश्यक 分割 के बिना निरंतर ग्राउंड प्लेन
• पूर्ण आवृत्ति पर लक्ष्य को पूरा करने के लिए पीडीएन प्रतिबाधा सिमुलेशन
• बिजली शोर और प्रतिबाधा सत्यापन के लिए प्रोटोटाइप परीक्षण

निष्कर्ष

पावर इंटीग्रिटी हाई-स्पीड इलेक्ट्रॉनिक सिस्टम डिज़ाइन की नींव है, और एमएलसीसी डिकॉउलिंग पीआई डिज़ाइन का मूल है। एक सफल पीआई डिज़ाइन के लिए लक्ष्य प्रतिबाधा गणना, कैपेसिटर चयन, लेआउट/रूटिंग से लेकर स्टैक-अप डिज़ाइन तक पूर्ण अनुकूलन की आवश्यकता होती है।

इंजीनियरों को लक्ष्य प्रतिबाधा पद्धति में महारत हासिल करनी चाहिए, एमएलसीसी प्रतिबाधा विशेषताओं को समझना चाहिए, विभिन्न कैपेसिटेंस/पैकेज के कैपेसिटर का मिलान करना चाहिए, लेआउट/रूटिंग को अनुकूलित करना चाहिए, और विश्वसनीय हाई-स्पीड सिस्टम ऑपरेशन के लिए कम-प्रतिबाधा, उच्च-स्थिरता पीडीएन बनाने के लिए प्लानर कैपेसिटेंस का उपयोग करना चाहिए।

डोंगगुआन मुसेन लेयटन इलेक्ट्रॉनिक टेक्नोलॉजी कं, लिमिटेड पीआई अनुप्रयोगों के लिए अनुकूलित कम ईएसआर/ईएसएल एमएलसीसी उत्पादों की एक पूरी श्रृंखला प्रदान करता है। हम बिजली अखंडता चुनौतियों को हल करने, विकास चक्र को छोटा करने और उत्पाद प्रतिस्पर्धात्मकता बढ़ाने के लिए पेशेवर पीआई सिमुलेशन और डिज़ाइन सेवाएं भी प्रदान करते हैं।