Tụ điện tách rời thiết kế PI toàn vẹn nguồn MLCC - Tính toán trở kháng mục tiêu Triệt tiêu cộng hưởng Hướng dẫn triển khai bố cục PCB cho mạch tốc độ cao

Tụ điện tách rời và thiết kế toàn vẹn nguồn (PI) MLCC - Tính toán trở kháng mục tiêu, triệt tiêu cộng hưởng, hướng dẫn triển khai và bố trí PCB cho mạch tốc độ cao

Công ty: Công ty TNHH Công nghệ Điện tử Đông Quan Musen Leyton

Tính toàn vẹn của nguồn MLCC, thiết kế PI, lựa chọn tụ điện tách, trở kháng mục tiêu, mạng phân phối điện PDN, tần số tự cộng hưởng, đỉnh chống cộng hưởng, cấp nguồn mạch tốc độ cao, tách DDR, bố trí nguồn PCB

Giới thiệu

Khi các hệ thống điện tử phát triển theo hướng tốc độ cao hơn, kích thước nhỏ hơn, điện áp thấp hơn và dòng điện cao hơn, các thiết bị lõi như CPU, FPGA, DDR5 và SerDe tốc độ cao có yêu cầu cao hơn theo cấp số nhân về độ ổn định của nguồn điện. Tính toàn vẹn nguồn (PI) đã trở thành mắt xích thiết kế cốt lõi quyết định mức trần hiệu suất của hệ thống tốc độ cao, sự tuân thủ EMC và độ tin cậy lâu dài của sản phẩm. Là thành phần tách rời quan trọng nhất trong Mạng phân phối điện (PDN), việc lựa chọn, kết hợp và bố trí MLCC (Tụ điện gốm nhiều lớp) trực tiếp xác định đặc tính trở kháng và khả năng khử nhiễu của toàn bộ hệ thống điện.

Có những quan niệm sai lầm về thiết kế phổ biến trong ngành: hầu hết các kỹ sư phần cứng chỉ định cấu hình tụ điện tách dựa trên "giá trị thực nghiệm", xếp chồng các MLCC công suất lớn một cách mù quáng và bỏ qua các thông số tần số cao cốt lõi như ESR (Điện trở chuỗi tương đương), ESL (Độ tự cảm chuỗi tương đương) và SRF (Tần số tự cộng hưởng). Kết quả là, các đỉnh trở kháng xuất hiện trong PDN ở các dải tần số cụ thể, gợn sóng công suất vượt quá tiêu chuẩn, độ nhiễu tín hiệu tốc độ cao tăng lên và khó vượt qua các bài kiểm tra bức xạ EMI. Những vấn đề này cực kỳ khó khắc phục và không thể giải quyết được về cơ bản ngay cả sau khi sửa đổi bo mạch nhiều lần.

Trong Sách trắng về Lỗi cộng hưởng trở kháng MLCC ESR/ESL & Lọc EMC , chúng tôi đã phân tích một cách có hệ thống tác động cơ bản của cộng hưởng tụ điện đối với quá trình lọc tần số cao. Bài viết này sẽ đi sâu hơn vào kịch bản đầy đủ về tính toàn vẹn quyền lực. Bắt đầu từ nguyên tắc trở kháng mục tiêu PDN, chúng tôi sẽ giải thích chi tiết cơ chế cốt lõi của việc tách MLCC, quy tắc khớp độ dốc điện dung, logic lựa chọn gói và điện môi cũng như các tiêu chí bố trí PCB chính. Kết hợp với các kịch bản tốc độ cao điển hình như DDR, FPGA và bộ điều khiển miền ô tô, chúng tôi sẽ cung cấp các giải pháp lựa chọn được tiêu chuẩn hóa, được hỗ trợ bởi các trường hợp chỉnh sửa thực tế và danh sách kiểm tra có thể triển khai. Nó giúp các kỹ sư thiết lập tư duy thiết kế tách rời MLCC có hệ thống và giải quyết các vấn đề PI dai dẳng như gợn điện, nhiễu tần số cao và đỉnh cộng hưởng cùng một lúc.

1. Những quan niệm sai lầm cốt lõi trong thiết kế toàn vẹn nguồn điện

1.1 Bảy cạm bẫy thường gặp khi thiết kế PI tần số cao

1. Quan niệm sai lầm 1: Điện dung lớn hơn có nghĩa là hiệu quả tách rời tốt hơn
   Sự thật: MLCC công suất lớn có Tần số tự cộng hưởng (SRF) thấp và có đặc tính cảm ứng trên MHz, làm mất hoàn toàn khả năng tách tần số cao. Thay vào đó, việc xếp chồng điện dung lớn một cách mù quáng sẽ tạo ra các đỉnh chống cộng hưởng mạnh hơn và làm trầm trọng thêm tiếng ồn ở các dải tần số cụ thể.
2. Quan niệm sai lầm 2: Càng nhiều tụ điện song song có cùng thông số kỹ thuật sẽ dẫn đến trở kháng thấp hơn
   Sự thật: Các tụ điện song song có cùng điện dung chỉ có thể làm giảm trở kháng tần số thấp. Trở kháng tần số cao bị chi phối bởi ESL và việc tăng số lượng có ảnh hưởng hạn chế đến việc tối ưu hóa ESL. Hơn nữa, nó sẽ tạo ra sự cộng hưởng đa bậc và tăng dao động trở kháng PDN.
3. Quan niệm sai lầm 3: Chỉ tập trung vào điện dung danh nghĩa, bỏ qua các thông số ESL/ESR
   Sự thật: Khả năng tách tần số cao được xác định bởi ESL chứ không phải điện dung. Hiệu ứng tách tần số cao của tụ điện gói nhỏ 0201 tốt hơn nhiều so với gói 0603 có cùng điện dung và sự khác biệt cốt lõi nằm ở độ tự cảm ký sinh.
4. Quan niệm sai lầm 4: Chất điện môi X7R phổ biến cho mọi tình huống tách rời
   Sự thật: Độ lệch nhiệt độ và độ suy giảm sai lệch của X7R sẽ khiến điện dung thực tế sai lệch đáng kể so với giá trị danh nghĩa. Trở kháng PDN dao động theo nhiệt độ/điện áp, do đó, chất điện môi có độ ổn định cao C0G/X8R phải được chọn cho các kịch bản có độ chính xác tốc độ cao.
5. Quan niệm sai lầm 5: Vị trí đặt tụ điện không ảnh hưởng đến hiệu ứng tách
   Sự thật: Dấu vết và điện cảm thông qua từ tụ điện tách đến chân nguồn sẽ được đặt trực tiếp lên ESL. Cứ tăng khoảng cách 1mm, hiệu ứng tách tần số cao sẽ giảm hơn 10%. Bố trí không hợp lý sẽ mất hoàn toàn lợi thế lựa chọn.
6. Quan niệm sai lầm 6: Cung cấp đủ công suất sẽ loại bỏ nhu cầu tách tụ điện
   Sự thật: Các mặt phẳng công suất chỉ có hiệu ứng trở kháng thấp trên băng tần GHz. MLCC vẫn cần thiết cho việc tách tần số trung bình và lưu trữ năng lượng. Chúng bổ sung cho nhau và không thể thay thế nhau.
7. Quan niệm sai lầm 7: Độ gợn điện đủ tiêu chuẩn nghĩa là thiết kế PI đủ tiêu chuẩn
   Sự thật: Độ gợn sóng chỉ phản ánh đặc điểm tần số thấp. Các vấn đề PI như đỉnh trở kháng tần số cao, đáp ứng tải nhất thời và ghép nhiễu không thể được phát hiện bằng các thử nghiệm gợn sóng đơn giản, nhưng sẽ trực tiếp gây ra các vấn đề về tính toàn vẹn tín hiệu và EMI.

2. Các nguyên tắc cơ bản của đặc tính tách rời MLCC và trở kháng PDN

2.1 Trở kháng mục tiêu: Chỉ số cốt lõi cho thiết kế PI

Mục tiêu cuối cùng của thiết kế tính toàn vẹn nguồn điện là giữ cho trở kháng của mạng phân phối điện ở dưới mức "trở kháng mục tiêu" trên toàn bộ dải tần hoạt động, đảm bảo rằng sự dao động điện áp nguồn điện được kiểm soát trong phạm vi cho phép khi dòng điện nhất thời của tải thay đổi. Công thức tính trở kháng mục tiêu là:

• V _đ : Điện áp nguồn danh định
• Ripple% : Tỷ lệ dao động điện áp tối đa cho phép (thường là ±5%, trong khoảng ±3% đối với các tình huống tốc độ cao)
• I _max : Biến thiên dòng điện tức thời tối đa của tải

Chức năng cốt lõi của MLCC là cung cấp đường dẫn có trở kháng thấp ở các dải tần số khác nhau, bổ sung dòng điện nhất thời, triệt tiêu dao động điện áp và đảm bảo rằng trở kháng PDN thấp hơn giá trị mục tiêu trong dải tần đầy đủ.

2.2 Trở kháng ba giai đoạn của MLCC và tần số tự cộng hưởng

Trở kháng của một MLCC đơn thể hiện ba khoảng rõ ràng với sự thay đổi tần số, xác định trực tiếp dải tần số tách hiệu quả của nó:

1. Vùng điện dung (f < SRF) : Trở kháng giảm khi tần số tăng. Đây là dải tách hiệu quả của tụ điện, chủ yếu triệt tiêu nhiễu tần số trung bình thấp.
2. Điểm cộng hưởng (f = SRF) : Điện kháng điện dung và điện kháng cảm ứng triệt tiêu lẫn nhau và trở kháng bằng ESR. Đó là điểm tần số có trở kháng thấp nhất và có hiệu ứng tách tốt nhất đối với một tụ điện.
3. Vùng cảm ứng (f > SRF) : Trở kháng tăng khi tần số tăng. Tụ điện hoạt động như một cuộn cảm, mất hoàn toàn khả năng tách tần số cao và thậm chí có thể khuếch đại nhiễu.

Công thức tính tần số tự cộng hưởng:

Kết luận cốt lõi: Điện dung lớn hơn dẫn đến SRF thấp hơn và dải tách hiệu quả thiên về tần số thấp hơn. Gói nhỏ hơn dẫn đến ESL thấp hơn và SRF cao hơn, với khả năng tách tần số cao mạnh hơn.

2.3 Chống cộng hưởng song song: Cạm bẫy tiềm ẩn của sự kết hợp nhiều tụ điện

Khi các MLCC có giá trị điện dung khác nhau được mắc song song, sự cộng hưởng song song xảy ra giữa vùng cảm ứng của tụ điện công suất lớn và vùng điện dung của tụ điện công suất nhỏ, tạo thành đỉnh phản cộng hưởng . Trở kháng PDN tại điểm tần số này sẽ cao hơn rất nhiều so với trở kháng của một tụ điện đơn, trở thành bộ khuếch đại nhiễu nguồn điện.

Đỉnh chống cộng hưởng là nguyên nhân gốc rễ của hầu hết EMI quá mức và gợn sóng tần số cao bất thường, đồng thời cũng là điểm kiểm soát cốt lõi của thiết kế PI. Kết hợp độ dốc điện dung hợp lý, lựa chọn tụ điện ESL thấp và tối ưu hóa giảm chấn là ba phương tiện cốt lõi để triệt tiêu hiện tượng chống cộng hưởng.

3. Kích thước cốt lõi để tách rời lựa chọn MLCC và thích ứng điện môi

3.1 Gói & ESL: Yếu tố chính để tách tần số cao

Khả năng tách tần số cao bị chi phối bởi ESL điện cảm ký sinh và kích thước gói là yếu tố quan trọng nhất ảnh hưởng đến ESL. Gói nhỏ hơn có nghĩa là ESL thấp hơn và hiệu ứng tách tần số cao tốt hơn. Giá trị tham chiếu ESL điển hình cho các gói khác nhau:

Quy tắc sắt lựa chọn: Ưu tiên gói nhỏ nhất để tách tần số cao. Các tụ điện cỡ lớn bị cấm để tách tần số cao.

3.2 Lựa chọn điện môi: Cân bằng giữa độ ổn định và điện dung

3.3 Kết hợp độ dốc điện dung: Vùng phủ sóng trở kháng thấp toàn dải

Một tụ điện duy nhất chỉ có thể bao phủ trở kháng thấp trong dải tần số hẹp. Cần phải kết hợp nhiều gradient điện dung để đạt được vùng phủ sóng trở kháng thấp toàn dải từ tần số thấp đến tần số cao, đồng thời triệt tiêu các đỉnh chống cộng hưởng. Nguyên tắc khớp độ dốc chung:

• Lớp lưu trữ năng lượng tần số thấp (<1 MHz) : MLCC công suất lớn (10μF~100μF) + tụ điện/tantalum để xử lý các thay đổi lớn của dòng điện nhất thời
• Lớp tách tần số trung bình thấp (1 ~ 10 MHz) : 1μF ~ 4,7μF MLCC để bao gồm các sóng hài của nguồn điện chuyển mạch
• Lớp tách tần số trung cao (10 ~ 100 MHz) : 0,1μF ~ 1μF MLCC để triệt tiêu nhiễu kỹ thuật số tốc độ cao
• Lớp tách tần số cao (100 MHz+) : 100pF~10nF C0G MLCC gói nhỏ để loại bỏ nhiễu tần số cao cấp GHz

Nên kiểm soát độ dốc điện dung liền kề trong vòng 10 lần để tránh các đỉnh chống cộng hưởng mạnh do nhịp quá mức. Điện dung cùng loại sẽ sử dụng gói thống nhất và chất điện môi thống nhất để đảm bảo các đặc tính trở kháng nhất quán.

4. Giải pháp tách MLCC được tiêu chuẩn hóa cho các kịch bản tốc độ cao điển hình

4.1 Tách rời nguồn điện bộ nhớ DDR4/DDR5

Điểm yếu cốt lõi: Tốc độ dữ liệu DDR đạt 3200MT/s~6400MT/s với dòng điện chuyển tiếp lớn. Nhiễu nguồn ảnh hưởng trực tiếp đến độ giật tín hiệu và tỷ lệ lỗi bit. Bộ nguồn VDDQ và VPP có yêu cầu PI cực cao.

Giải pháp lựa chọn:

• Tách gần hạt: Mỗi hạt DDR được trang bị 2 ~ 4 miếng 0201 0,1μF C0G MLCC, được đặt gần các chân nguồn để che nhiễu tần số cao
• Tách rời giai đoạn giữa: Mỗi 2 hạt được ghép với 1 mảnh 0402 1μF X8R MLCC để bao phủ dải tần trung
• Bộ lưu trữ năng lượng đầu vào nguồn: Nhiều MLCC 0603 10μF~22μF X8R được kết nối song song để cung cấp khả năng lưu trữ năng lượng tần số thấp
• Yêu cầu về điện môi: X8R sẽ thay thế X7R một cách toàn diện trong các tình huống công nghiệp/ô tô để đảm bảo điện dung ổn định trong toàn bộ phạm vi nhiệt độ

4.2 Tách rời nguồn điện lõi FPGA/CPU

Điểm yếu cốt lõi: Điện áp lõi thấp (0,8V~1,2V), dòng điện lớn (mức hàng chục ampe), thay đổi tức thời nhanh, trở kháng mục tiêu cực thấp và yêu cầu nghiêm ngặt đối với việc tách tần số cao.

Giải pháp lựa chọn:

• Tách rời cấp độ pin: Mỗi chân nguồn được trang bị 1 miếng 0201 100nF C0G MLCC, có vias gần các miếng đệm để giảm thiểu độ tự cảm ký sinh
• Tách rời cấp khối: Cứ 10 ~ 20 chân được khớp với một nhóm 0402 1μF X8R MLCC để bổ sung trở kháng tần số trung bình thấp
• Lưu trữ năng lượng cấp bo mạch: Các mảng MLCC công suất lớn được bố trí ở đầu vào nguồn, kết hợp với các tụ điện để đảm bảo tuân thủ trở kháng tần số thấp
• Lưu ý chính: Chất điện môi X5R bị cấm để tránh phản ứng nhất thời không đủ do sụt giảm điện dung thiên vị

4.3 Nguồn tốc độ cao cho bộ điều khiển miền ô tô

Điểm yếu cốt lõi: Phạm vi nhiệt độ rộng -40oC~125oC, môi trường rung, yêu cầu về độ tin cậy AEC-Q200 và độ ổn định nguồn điện ảnh hưởng trực tiếp đến an toàn chức năng.

Giải pháp lựa chọn:

• Áp dụng AEC-Q200 MLCC cấp ô tô cho toàn bộ dòng sản phẩm, ưu tiên cho tổ hợp điện môi C0G+X8R
• Bộ nguồn lõi MCU/SoC: 0402 kết hợp độ dốc C0G+X8R ô tô gói nhỏ, cân bằng tần số cao và độ ổn định
• Nguồn điện cao áp miền công suất: X8R MLCC điện áp cao có khả năng chịu được điện áp giảm hơn 3 lần để đảm bảo độ ổn định lão hóa sai lệch lâu dài
• MLCC ô tô đầu cuối mềm là tùy chọn cho các khu vực có ứng suất cao để tránh các vết nứt nhỏ do rung và ứng suất chu trình nhiệt

4.4 Bộ nguồn RF & SerDe tốc độ cao

Điểm yếu cốt lõi: Nhiễu nguồn được điều chế trực tiếp thành tín hiệu RF, gây ra nhiễu pha và xung điện quá mức, với các yêu cầu cực kỳ nghiêm ngặt về gợn sóng và nhiễu công suất.

Giải pháp lựa chọn:

• 100% sử dụng MLCC điện môi C0G để loại bỏ tính phi tuyến tính và nhiễu của điện môi loại II
• Áp dụng kết hợp độ dốc điện dung nhỏ nhiều giai đoạn để bao phủ trở kháng thấp toàn dải và tránh các đỉnh cộng hưởng
• Ưu tiên các gói siêu nhỏ 0201/0402 để giảm ESL và cải thiện hiệu quả tách tần số cao
• Thêm bộ lọc loại π vào đường nguồn, tụ điện C0G kết hợp với hạt từ tính để đạt được khả năng khử nhiễu băng thông rộng

5. Các quy tắc bố trí PCB chính: Tối đa hóa hiệu suất tách MLCC

5.1 Nguyên tắc sắp xếp

• Nguyên tắc tiệm cận: Tụ tách phải được đặt càng gần chân nguồn tải càng tốt. Cứ tăng khoảng cách 1mm, trở kháng tần số cao tăng khoảng 10%. Các tụ điện nhỏ tần số cao được đặt gần các chân trước, và các tụ điện lớn có thể ở xa hơn một chút.
• Nguyên lý đối xứng: Các tụ điện được bố trí đối xứng đối với các nguồn điện vi sai và nguồn điện nhiều pha để đảm bảo tính thống nhất về trở kháng.
• Nguyên lý tránh ồn: Tụ điện được đặt cách xa các thiết bị có bức xạ mạnh như cuộn cảm, máy biến áp để tránh bị ghép nhiễu.

5.2 Định tuyến & Thiết kế qua

• Vias gần các miếng đệm: Mỗi miếng tụ điện được khoan riêng lẻ với các vias vào mặt phẳng nguồn/mặt đất; vias chia sẻ đều bị cấm. Khoảng cách giữa via và pad nhỏ hơn 0,5 mm để tránh điện cảm bổ sung do các vết dài gây ra.
• Vết ngắn và rộng: Vết từ tụ điện đến chân phải càng ngắn và rộng càng tốt để giảm điện trở và độ tự cảm.
• Giảm độ tự cảm đa điểm: Đối với các tình huống dòng điện cao và tần số cao, 2 vias được khoan trên mỗi miếng đệm để giảm thêm độ tự cảm ký sinh.

5.3 Thiết kế lớp mặt phẳng

• Mặt phẳng nguồn và mặt phẳng đất nằm gần nhau, sử dụng điện dung mặt phẳng để cung cấp khả năng tách tần số GHz và bổ sung cho bảng mạch ngắn tần số cao của MLCC.
• Việc phân chia mặt phẳng nguồn phải càng đều đặn càng tốt, tránh các dải dài và hẹp làm tăng trở kháng mặt phẳng nguồn.
• Mặt phẳng mặt đất phải hoàn chỉnh và liên tục, cấm các mặt phẳng mặt đất bị chia cắt làm hỏng đường quay trở lại.

6. Các trường hợp khắc phục thực tế cho các vấn đề PI điển hình

Trường hợp 1: Độ gợn & giật quá mức của Bộ nguồn DDR5 VDDQ

Hiện tượng lỗi: Tỷ lệ lỗi bit cao trong bài kiểm tra đọc-ghi DDR5 4800MT/s của bo mạch chủ điều khiển công nghiệp. Độ gợn sóng tần số cao công suất VDDQ đo được vượt quá tiêu chuẩn và độ nhiễu tín hiệu vượt quá thông số kỹ thuật.

Nguyên nhân cốt lõi: Thiết kế ban đầu sử dụng tất cả các tụ điện 0603 10μF X7R để tách rời, với SRF chỉ hơn 10 MHz. Nó thể hiện các đặc tính cảm ứng ở dải tần số cao, hoàn toàn không thể triệt tiêu nhiễu chuyển mạch tốc độ cao DDR và ​​có các đỉnh chống cộng hưởng rõ ràng.

Giải pháp khắc phục:

1. Thêm 4 miếng 0201 0,1μF C0G MLCC trên mỗi hạt DDR, đặt gần các chân để tối ưu hóa khả năng tách tần số cao;
2. Thay thế một phần X7R công suất lớn bằng 0402 1μF X8R để tạo thành gradient điện dung và triệt tiêu khả năng chống cộng hưởng;
3. Tối ưu hóa thông qua thiết kế, mỗi miếng tụ điện được khoan với các vias độc lập gần đó.

Hiệu ứng chỉnh lưu: Độ gợn tần số cao của nguồn điện giảm 60%, độ giật tín hiệu giảm 50%, tỷ lệ lỗi bit đọc-ghi DDR được xóa và kiểm tra bức xạ EMC giảm 8dB trong dải tần tương ứng.

Trường hợp 2: Dao động điện ở nhiệt độ thấp của bộ điều khiển miền ô tô

Hiện tượng lỗi: Môi trường nhiệt độ thấp dưới -40oC, bộ nguồn lõi MCU dao động định kỳ và thỉnh thoảng gặp sự cố, trong khi nó hoàn toàn bình thường ở nhiệt độ phòng.

Nguyên nhân cốt lõi: Thiết kế ban đầu sử dụng tụ tách công suất lớn X7R. Ở nhiệt độ thấp, điện dung suy giảm và ESR tăng lên, dẫn đến biên độ pha của vòng nguồn không đủ và gây ra dao động. Trong khi đó, độ lệch cộng với nhiệt độ thấp làm cho điện dung thực tế sai lệch hơn 30% so với giá trị thiết kế.

Giải pháp chỉnh lưu: Tất cả bộ tách nguồn lõi được thay thế bằng X8R MLCC cấp ô tô và tụ điện mạng bù được thay thế bằng chất điện môi C0G để đảm bảo các thông số ổn định trong toàn bộ phạm vi nhiệt độ.

Hiệu ứng chỉnh lưu: Không có dao động điện trong phạm vi nhiệt độ đầy đủ từ -40oC ~ 125oC, gợn sóng ổn định và vấn đề va chạm ở nhiệt độ thấp được giải quyết hoàn toàn.

Tụ điện Mlcc MP0402R225K010TAAA

Tụ điện Mlcc MP0603X105K025TAAA

MP0603X104K050TAAA MLCC

Tụ điện Mlcc MP0805X104K050TAAA

Tụ điện Mlcc MP1206X105K050TAAA

7. Danh sách kiểm tra thiết kế PI tách rời MLCC

mu sen Kết luận

Bản chất của thiết kế toàn vẹn nguồn điện là kiểm soát trở kháng và MLCC là nền tảng để hiện thực hóa PDN có trở kháng thấp toàn dải. Thiết kế PI xuất sắc không phụ thuộc vào số lượng lớn tụ điện hoặc điện dung lớn mà phụ thuộc vào sự lựa chọn chính xác dựa trên trở kháng mục tiêu, độ dốc điện dung phù hợp hợp lý, bố cục PCB ít ký sinh và lựa chọn điện môi và gói phù hợp với điều kiện làm việc. Chuyển từ "thiết kế theo kinh nghiệm" sang "thiết kế định lượng" là con đường cốt lõi để cải thiện tỷ lệ thành công PI và giảm số lần sửa đổi bảng.

Các sản phẩm thuộc dòng đầy đủ của Barron MLCC bao gồm tất cả các gói từ 0201 đến 2225, tất cả các chất điện môi C0G/X8R/X7R và tất cả các cấp điện áp từ điện áp thấp đến điện áp cao. Trong số đó, dòng tần số cao ESL thấp, dòng X8R có độ ổn định cao ở nhiệt độ rộng và dòng AEC-Q200 cấp ô tô có thể đáp ứng hoàn hảo các yêu cầu thiết kế PI của nhiều tình huống tốc độ cao và độ tin cậy cao khác nhau. Chúng tôi có thể cung cấp các tham số đường cong trở kháng hoàn chỉnh và mô hình SPICE để hỗ trợ tối ưu hóa lựa chọn và mô phỏng PDN của khách hàng. Trong khi đó, nhóm FAE có thể cung cấp hỗ trợ kỹ thuật toàn bộ quy trình như đánh giá PI bo mạch, tối ưu hóa sơ đồ tách rời và khắc phục sự cố, giúp khách hàng xây dựng hệ thống điện hiệu suất cao và độ tin cậy cao.

Bạn có thể gửi bố cục PCB hoặc danh sách BOM của mình để nhận đánh giá thiết kế PI miễn phí và giải pháp lựa chọn tối ưu hóa MLCC.